StudyVerilog(五)

Quartu II EDA软件应用

Posted by Jackson on February 3, 2020

Quartus II EDA软件应用

  1. 设计输入(设计文件)

    ​ 电路设计输入是将设计者所涉及的电路以某种形式表达出来,并输入到相应的EDA软件中的过程。设计输入有多种表达方式,最常用的是原理图输入和文本输入。

    	* 原理图输入:图形化的表达方式,使用元件符号和连线来描述设计。
    	* 文本输入:用硬件描述语言来描述设计电路。
    
  2. 功能仿真验证

    ​ 电路设计完成后,要用专用的仿真工具(如ModelSim)对设计进行功能仿真,验证电路的功能是否符合设计要求。功能仿真有时也被称为前仿真。通过功能仿真能及时发现设计中的错误,在系统设计前期即可修改完成,提高设计的稳定性。

  3. 逻辑综合

    ​ 逻辑综合是指将HDL、原理图等设计输入翻译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接(网表),并根据目标与要求(约束条件)优化所生成的逻辑连接,输出EDA网表文件,供FPGA厂家的布局布线器进行实现。

  4. 逻辑实现与布局布线

    ​ 逻辑综合得到的逻辑网表与芯片的实际配置情况还有较大差距。此时应该使用FPGA厂商提供的软件工具,根据所选芯片的型号,将综合输出的逻辑网表适配到具体的FPGA芯片上,这个过程就叫做逻辑实现过程。因为只有器件开发商最了解器件的内部结构,所以实现步骤必须选用器件开发商提供的工具。

    ​ 在实现过程中最重要的过程是布局布线。

    	* 所谓布局,是指将**逻辑网表原子符号合理地适配到FPGA内部的固有硬件结构上**。布局的好坏对设计的最终实现结果影响很大。
    	* 所谓布线,是根据布局的拓扑结构,利用**FPGA内部的各种连线资源,合理争取的连接各个资源的过程。**
    
  5. 时序仿真与验证

    ​ 将布局布线的延时信息反标注到设计网表中后进行的仿真就叫做时序仿真或布局布线后仿真,简称后仿真。布局布线之后生成的仿真延时文件包含的延时信息最全,不仅包含门延时,还包含实际布线延时,所以布线后仿真最准确,能较好地反映芯片的实际工作情况。

    一般来说,布线后仿真步骤必须进行,通过布局布线后仿真能检查设计时序与FPGA实际运行情况是否一致,确保设计的可靠性和稳定性。

  6. 器件编程与片上调试

    ​ 设计开发的最后步骤就是在线调试或者将生成的配置文件写入芯片中进行测试。示波器和逻辑分析仪是逻辑设计的主要调试工具。传统的逻辑功能板级验证方式是使用逻辑分析仪分析信号,设计时要求FPGA和PCB设计人员保留一定数量的FPGA引脚作为测试引脚,编写FPGA代码时将需要观察的信号作为模块的输出信号,在综合实现时再把这些输出信号锁定到测试引脚上,然后连接逻辑分析仪的探头到这些测试引脚,设定触发条件,进行观测。